1. Éléments linguistiques. - 1. 1 Pourquoi VHDL pour les conceptions numériques. - 1. 2 Points saillants des déclarations simultanées. - 1. 3 affectations de signaux protégés. - 1. 4 Signaux et ports. - 1. 5 configurations. - 1. 6 Problèmes arithmétiques et opérateurs. - 1. 7 FORFAIT STD_LOGIC_1164. - 1. 8 Contrainte de plage dans la définition du type. - 1. 9 variables partagées. - 2. Tableaux. - 2. 1 Représentations de la structure du tableau. - 2. 2 tableaux Opérations juridiques. - 2. 3 tranches et plages de tableau. - 2. 4 Initialisation du tableau. - 2. 5 tableaux de constantes au cas où. - 2. 6 Réseaux contraints et non contraints. - 2. 7 réseaux de mappage de différentes tailles. - 2. 8 Agrégation sans contrainte avec d’autres. - 2. 9 types de tableaux illégaux. - 3. Pilotes. - 3. 1 Cas de plusieurs pilotes 1. - 3. 2 Cas de plusieurs pilotes 2. - 3. 3 Cas d’erreur de plusieurs pilotes 3. - 3. 4 Composant d’erreur de plusieurs pilotes. - 3. 5 Style de codage pour la détection de plusieurs pilotes. - 4. Sous-programmes. - 4. 1 Effets secondaires d’une procédure. - 4. 2 Ramasse-miettes d’objets créés dynamiquement. - 4. 3 Types acceptables dans les listes de paramètres pour les appels de fonction. - 4. 4 Dépose les déclarations dans les procédures. - 4. 5 accès multiples d’un même fichier. - 4. 6 Tableau de fichiers. - 4. 7 Fonction de conversion de l’entier au temps. - 4. 8 Normalisation dans les sous-programmes. - 5. Paquets. - 5. 1 Conversion d’objets typés en chaînes. - 5. 2 Impression d’objets à partir de vhdl. - 5. 3 Registre de signature à entrées multiples (misr). - 5. 4 Conception d’un registre à décalage de rétroaction linéaire (LFSR). - 5. 5 Génération de nombres aléatoires. - 5. 6 Constante différée dans la déclaration du package. - 5. 7 Nombres complexes et opérateurs surchargés. - 5. 8 Normes IEEE. - 6. Modèle. - 6. 1 grand modèle de bélier pour la simulation. - 6. Modèle à 2 résistances Zero Ohm (Wire Bridge). - 6. 3 Modèle d’injecteur d’erreur. - 6. 4 Porte de transfert (commutateur). - 7. Synthèse. - 7. 1 Constructions prises en charge/non prises en charge pour la synthèse. - 7. 2 règles de sensibilité à la synthèse. - 7. 3Logique de verrouillage/registre/combinatoire. - 7. 4 Verrouillage de l’inférance dans les fonctions. - 7. 5 Initialisation et durée de vie des variables. - 7. 6 Déclaration d’attente. - 7. 7 Définition des registres à décalage en synthèse. - 7. 8 Enregistrer le fichier. - 7. 9 Modèle de multiplexeur. - 7. 10 Modèle de démultiplexeur. - 7. 11 manettes de barillet. - 7. 12 Utilisation de l'énoncé « ne m'en soucie pas ». - 7. 13 Encodeur de priorité paramétré. - 7. 14 Génération d’une précharge synchrone. - 7. 15 Technologie et conception du code Vhdl. - 7. 16 Synthétiser les trois États. - 7. 17 Association de sous-éléments. - 7. 18 Machine à états finis (Fsm). - 7. 19 Encodage à chaud. - 7. 20 Instanciation de composants Synopsys Designware. - 7. 21 Partage des ressources. - 7. 22 Application des expériences de conception numérique. - 7. 23 Identification de la plage d’adresses via le comparateur déduit. - 7. 24 Mappage des ports au sol ou Vcc. - 7. Inversion 25 bits. - 7. 26 Comment concevoir une minuterie dans Vhdl. - 7. 27 Spécification d’un multiplicateur. - 7. 28 Synthèse comportementale. - 8. Vérification de la conception et banc d’essai. - 8. 1 Processus de vérification. - 8. 2 Vérification fonctionnelle. - 8. 3 tests de régression. - 8. 4 Vérification formelle. - 8. 5 Modélisation du modèle fonctionnel de bus (BFM). - 8. 6 Application de misr packages lfsr aléatoires pour l’auto-régression. - 8. 7 Décapant de force. - 9. Pot-pourri. - 9. 1 Méthodes pour améliorer la vitesse de simulation. - 9. 2 Accès aux signaux internes aux composants. - 9. 3 Transfert d’une ligne sur un signal. - 9. 4 Type de déclaration en plusieurs colis. - 9. 5 Internet - Foire aux questions. - 9. 6 Éditeur de texte Vhdl ?. - 9. 7 Vital. - 9. 8 Modélisation comportementale. - 9. 9 Examen final Vhdl. - 10. Concevoir pour réutiliser. - 10. 1 Concevoir des processus pour la réutilisabilité. - 10. 2 Code paramétrable, réutilisable et lisible. - 10. 3 Documentation des conceptions Vhdl. - Annexe A : Résumé de la syntaxe de Vhdl'93 et Vhdl'87. - Annexe B : Norme d’emballage. - Annexe C : Texte du package. - Annexe D : Trousse Std_Logic_1164. -Annexe E : Paquet Std_Logic_Arith. - Annexe F : Attributs prédéfinis vhdl. Langue : Anglais